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Design block in VHDL

$250-750 USD

Chiuso
Pubblicato più di 6 anni fa

$250-750 USD

Pagato al completamento
Mirror unit receives data stream via Avalon ST interface which is buffered and processed if necessary. Each steam starts with Control packet which contains description about the image like interlacing, width and height or definition of the data received (Altera's VIP has it's own protocol, it is assumed that you familiar with it). Please read attached document for more detailed description. Only experienced designers with proven record and positive feadback.
Rif. progetto: 14736654

Info sul progetto

2 proposte
Progetto a distanza
Attivo 7 anni fa

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2 freelance hanno fatto un'offerta media di $528 USD
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I am very suitable for this job because: - Worked with Altera - Understand the your specfication - Familar with VHDL/FPGA IMPORTANT: 100% JOB COMPLETED! Relevant Skills and Experience FPGA/VHDL/Verilog Testing skill (testbench) Proposed Milestones $333 USD - the whole work
$333 USD in 5 giorni
4,9 (73 valutazioni)
6,1
6,1

Info sul cliente

Bandiera: ISRAEL
Haifa, Israel
4,7
24
Metodo di pagamento verificato
Membro dal nov 29, 2010

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